Zaporedna logika (SL) v teoriji digitalnih vezij je niz pravil in izvedb vezij, ki se za določanje sedanjih logičnih stanj zanašajo na trenutne in pretekle dogodke logičnih stanj in prehodov. Poznavanje kombinacijske logike (CL), nabora pravil in izvedbe vezij, ki se zanašajo na dejanske logične ravni, razkrije ključne točke v sekvenčni logiki. Logične ravni za binarno računalništvo se običajno nanašajo na visoke ali nizke. V pozitivni logiki je 1 visoka in 0 nizka. Logična vezja so sestavljena iz vrat, ki imajo lahko enega ali več vhodov in običajno samo en izhod.
Preprosta vrata CL so znana kot pufer in pretvornik ali vrata NE. Izhod medpomnilnika je vedno enak vhodu, vendar izhod pretvornika vedno ni vhod. Druga vrata, ki se uporabljajo v CL, vključujejo vrata IN, vrata NAND in vrata NOR. Vrata IN oddajo 1 samo, če sta oba vhoda 1. Vrata NAND in NOR vrata so vrata IN in vrata ALI, pri čemer ima vsaka pretvornik na izhodu.
Zaporedna logika uporablja zapahe, ki zaklenejo izhodne ravni na podlagi prejšnjih izhodnih ravni in trenutnih vhodnih ravni. Zapahi so običajno zgrajeni z uporabo dveh partnerskih vrat, ki sta bodisi dva NAND ali NOR vrata. Vrata teh zapahov ali natikačev so zaklenjena v eno od dveh stanj z izhodi vrat, ki se napajajo nazaj na vhod partnerskih vrat. S spreminjanjem nivojev na prostih vhodih vrat se doseže preobrat logičnega nivoja. Zaporedna logična analiza vključuje tako opazovanje začetnih izhodnih ravni kot opazovanje spremembe izhodnih ravni na podlagi spremembe vhodnih ravni.
V binarnih števcih je vezje za zaznavanje robov na vhodu ure za vsak zapah binarne števke (bit). Števci običajno uporabljajo zaznavanje pozitivnega roba za normalno štetje. Na primer, 8-bitni števec uporablja 8-bitne zapahe.
Zaporedna logika uporablja kaskadne bitne zapahe za izdelavo asinhronega (asinhronega) digitalnega števca. Ko je bit iz zapaha manj pomembnih bitov (LSB) narejen za taktiranje pomembnejšega bita (MSB), je znan kot asinhronizirani števec. V asinhroniziranju se zapahi uravnavajo drug drugega ob nekoliko različnih časih, medtem ko sinhrona (sinhronizirana) logična uro vse zapahe hkrati. Asinhronizirani števec bo utrpel največjo skupno zakasnitev valovanja, ki je enaka eni zakasnitvi valovanja zapaha, pomnoženi s številom bitov v števcu. V sinhronizacijski logiki se bitni zapahi v digitalnem števcu taktirajo hkrati, tako da je skupna zakasnitev valovanja enaka eni zakasnitvi valovanja zapaha za poljubno število bitov v števcu.